Xilinx Spartan6的特点

——包括 XC6SLX16-3CSG324I，XC6SLX75等等

 

 

 

 

Spartan-6 LX FPGA优势是逻辑优化；

Spartan-6 LXT FPGA优势是高速串行连接性；

•  低设计成本

• 低动静态功耗

45nm技术对功耗做了优化；

睡眠模式零功耗；

挂起模式时可保持芯片内部状态、并有多个引脚可实现芯片的唤醒操作；

LX FPGAs, -1L使用1.0V的内核电压；LX and LXT FPGAs, -2, -3, and -3N使用1.2V的内核电压；

•  Select IO可采用多电平标准

每对差分IO最高可达1080Mb/s的数据传输速度；

每个引脚的输出电流最高可达24mA；

1.2–3.3V电平标准和协议供选择；

低功耗的HSTL、SSTL存储器接口技术；

符合热插拔规范；

可调节IO接口片斜率以提高信号完整性；

• 高速串行收发器（LXT FPGA才有）

最高可达3.2Gbps；

支持的高速接口包括Serial ATA, Aurora,1G Ethernet, PCI Express, OBSAI, CPRI, EPON,GPON, DisplayPort, and XAUI；

• PCIE接口设计用到的Endpoint block（LXT FPGA才有）
• 支持PCI接口，与33MHZ、32bit/64bitPCI协议兼容
• 高效的DSP48A1模块

快速的18X18乘法器或48bit累加器，具备流水化瀑布化能力；

• 集成的存储器控制接口模块

支持DDR, DDR2, DDR3, and LPDDR；

数据率最高可达800Mb/s；

存储器控制接口有多个端口，每个端口包含各自的独立地FIFO，可实现存储器的高速读写；

• 足够的逻辑资源

可选的移位寄存器或分布式RAM；

高效的6输入LUT；

• Block RAM

每个Block RAM 18Kb大小，一个Block RAM可以通过编程当做两个9Kb大小的Block RAM使用；

• Clock Management Tile (CMT)时钟管理模块；

16个低偏斜的时钟网络；内部DCM可消除时钟偏斜和周期扭曲变化；内部PLL可实现相位锁定，实现时钟低抖动；

• 简化的器件配置

有两个引脚用于配置方式的自动检测；

支持SPI Flash（最多4个）和Nor Flash配置；

以JTAG进行编程的 Xilinx Platform Flash ；

支持多重引导，便于远程升级；

• 对设计的安全保护

独一无二的Device DNA标志用于设计认证；

AES比特流加密；

• 支持MicroBlaze软处理器系统
• 丰富的工业IP和参考设计

 Spartan6的资源

下表是Spartan-6系列各型号的逻辑资源情况，对该表的解释如下：

• • • 每个SLICE包含4个LUT和8个flip-flops；
    • 每个DSP48A1 slice包含1个18X18乘法器、1个48bit累加器、1个加法器；
    • 每个18Kb的Block RAM可以用作2个9Kb的Block RAM；
    • 每个CMT包含2个DCM和1个PLL；
    • 在-3N 速度等级的器件里没有存储器接口（DDR接口）；

表格 1Spartan-6 FPGA逻辑资源一览表

下表是Spartan-6系列的IO资源情况，其中，GTP的个数是指GTP Lane的个数。